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                      PCB設計問題系列——信號完整性服務

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                      PCB設計問題系列——信號完整性

                      發布時間:2016-07-29 08:28:01 分類:資料中心

                       現象一:這些信號都經過仿真了,絕對沒問題

                        點評:仿真模型不可能與實物一模一樣,連不同批次加工的實物都有差別,就更別說模型了。再說實際情況千差萬別,仿真也不可能窮舉所有可能,尤其是串擾。曾經有一教訓是某單板只有特定長度的包極易丟包,最后的原因是長度域的值是0xFF,當這個數據出現在總線上時,干擾了相鄰的WE信號,導致寫不進RAM。其它數據也會對WE產生干擾,但干擾在可接受的范圍內,可是當8位總線同時由0邊1時,附近的信號就招架不住了。結論是仿真結果僅供參考,還應留有足夠的余量。

                        現象二:100M的數據總線應該算高頻信號,至于這個時鐘信號頻率才8K,問題不大
                      點評:數據總線的值一般是由控制信號或時鐘信號的某個邊沿來采樣的,只要爭對這個邊沿保持足夠的建立時間和保持時間即可,此范圍之外有干擾也罷過沖也罷都不會有多大影響(當然過沖最好不要超過芯片所能承受的最大電壓值),但時鐘信號不管頻率多低(其實頻譜范圍是很寬的),它的邊沿才是關鍵的,必須保證其單調性,并且跳變時間需在一定范圍內。

                        現象三:既然是數字信號,邊沿當然是越陡越好
                      點評:邊沿越陡,其頻譜范圍就越寬,高頻部分的能量就越大;頻率越高的信號就越容易輻射(如微波電臺可做成手機,而長波電臺很多國家都做不出來),也就越容易干擾別的信號,而自身在導線上的傳輸質量卻變得越差,因此能用低速芯片的盡量使用低速芯片,。

                        現象四:為保證干凈的電源,去偶電容是多多益善
                      點評:總的來說去偶電容越多電源當然會更平穩,但太多了也有不利因素:浪費成本、布線困難、上電沖擊電流太大等。去偶電容的設計關鍵是要選對容量并且放對地方,一般的芯片手冊都有爭對去偶電容的設計參考,最好按手冊去做。

                        現象五:信號匹配真麻煩,如何才能匹配好呢?
                      點評:總的原則是當信號在導線上的傳輸時間超過其跳變時間時,信號的反射問題才顯得重要。信號產生反射的原因是線路阻抗的不均勻造成的,匹配的目的就是為了使驅動端、負載端及傳輸線的阻抗變得接近,但能否匹配得好,與信號線在pcb上的拓撲結構也有很大關系,傳輸線上的一條分支、一個過孔、一個拐角、一個接插件、不同位置與地線距離的改變等都將使阻抗產生變化,而且這些因素將使反射波形變得異常復雜,很難匹配,因此高速信號僅使用點到點的方式,盡可能地減少過孔、拐角等問題。

                      來源:PCB設計問題系列——信號完整性

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