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                      高速PCB設計串擾分析服務

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                      高速PCB設計串擾分析

                      發布時間:2016-07-07 08:20:32 分類:資料中心

                       串擾是指當信號在傳輸線上傳播時,相鄰信號之間由于電磁場的相互耦合而產生的不期望的噪聲電壓信號,即能量由一條線耦合到另一條線上。隨著電子產品功能的日益復雜和性能的提高,印刷電路板的密度和其相關器件的頻率都不斷攀升,保持并提高系統的速度與性能成為設計者面前的一個重要課題。信號頻率變高,邊沿變陡,pcb尺寸變小,布線密度加大等都使得串擾在高速pcb設計中的影響顯著增加。串擾問題是客觀存在的,但超過一定的界限可能引起電路的誤觸發,導致系統無法正常工作。設計者必須了解串擾產生的原理,并且在設計中應用恰當的方法,使串擾產生的負面影響最小化。

                        
                        高速pcb設計中的串繞既可以是由互電感產生的磁場耦合引起的,也可以是由互電容產生的電場耦合引起的。圖1是兩種耦合傳輸線串擾的模型,其中近端串擾是指在被干擾線上靠近干擾線驅動器的串擾,遠端串擾是指被干擾線上靠近干擾線接收端的串擾。
                        
                        磁場(感性)和電場(容性)串擾模型圖
                        
                        感性耦合是由于干擾源上的電流變化產生的磁場在被干擾對象上引起感應電壓從而導致的干擾。圖1中線路ab上傳輸信號的磁場在線路cd上感應出電壓,可以把干擾線看作變壓器的一次側,把被干擾線看作變壓器的二次側,被干擾線產生的電流在近端負載電阻和遠端負載電阻中流動。由互感耦合引起的各點波形如圖2(a)所示,圖2中Tp為傳輸線的延遲時間,Tr為驅動信號的上升時間。由圖2(a)可知遠端耦合產生一個負脈沖,其脈沖寬度為Tr,近端耦合存2TP時間展開,其幅度不變,但它們耦合串擾的總面積相等。串擾耦合總面積大小與LM(dIs/dt)、耦合長度成正比。
                        
                        容性耦合是由于干擾源上的電壓變化在被干擾對象上引起感應電流從而導致的干擾。由互容耦合引起的各點波形如圖2(b)所示,與互感耦合不同的地方是遠端耦合為正脈沖。其耦合串擾面積大小與CM[(dv/dt)、耦合長度成正比。
                        
                        感性與容性共同耦合的串擾,實質是兩種耦合串擾疊加的結果。由圖2可知,電感耦合和電容耦合串擾都試圖在近端d加強它們的效果(它們在d點的極性相同),而在遠端c試圖抵消彼此的效果(它們在c點的極性相反)。近端串擾脈沖的幅度大小是常數,而脈沖寬度由耦合區域表示的傳播時間Tp的2倍。遠端脈沖的寬度大約為干擾線上脈沖的上升時間Tr,幅度大小隨著耦合長度的增大而加大。正常條件下,在一個完整平面上,感性和容性的串擾電壓大小基本相等,在pcb線路中帶狀線電路具有很好的感性和容性耦合平衡性,其遠端串擾??;對于微帶線路,與串擾相關的電場大部分穿過空氣,而不是其他的絕緣材料,因此容性串擾比感性串小,導致其遠端耦合是一個負數。如果串擾是主要面對的問題,那么就把所有的敏感走線都布置成帶狀線。
                        
                        互感和互容耦合串擾波形圖
                        
                        串擾對系統的影響一般都是負面的,在高密度復雜pcb設計中不可能完全避免串擾。為減少串擾,最基本的就是讓干擾源網絡與被干擾網絡之間的耦合越小越好。我們在系統設計中就應該在考慮不影響系統其它性能的情況下,選擇適當的方法來力求串擾的最小化。結合上面的分析,解決串擾問題主要從以下幾個方面考慮:
                        
                        在布線條件允許的條件下,盡可能拉大傳輸線間的距離;或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度),最好是在不同層間走線;
                        
                        在確保信號時序的情況下,盡可能選擇轉換速度低的器件,使電場與磁場的變化速率變慢,從而降低串擾;
                        
                        相鄰兩層的信號層(無平面層隔離)走線方向應該垂直,盡量避免平行走線以減少層間的串擾;
                      設計層疊時,在滿足特征阻抗的條件下,應使布線層與參考平面(電源或地平面)間的介質層盡可能薄,因而加大了傳輸線與參考平面間的耦合度,減少相鄰傳輸線的耦合;
                        
                        由于表層只有一個參考平面,表層布線的電場耦合比中間層的要強,因而對串擾較敏感的信號線盡量布在內層;
                        
                        通過端接,使傳輸線的遠端和近端終端阻抗與傳輸線匹配,可大大減小串擾的幅度。
                        
                        串擾在高速pcb線路設計中是一個不可忽視的問題,正越來越受到關注?;跀底窒到y設計已經進入了一個新的階段,許多過去處于次要地位的高速設計問題,現在已經對于系統性能具有關鍵的影響。包括串擾在內的信號完整性問題帶來了設計觀念、設計流程及設計方法的變革。面對新的挑戰,對于串擾噪聲而言,最關鍵的就是找出那些對系統正常運行真正有影響的網絡,而不是盲目的對所有網絡進行串擾噪聲的抑制,這也是和有限的布線資源相矛盾的。
                      來源:高速PCB設計串擾分析

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